組合せ論理回路の設計

組合せ論理回路は、現在の入力の組合せだけで出力が一意に決まる論理回路である。過去の入力や状態を記憶しないため、記憶素子を持つ順序回路とは区別される。設計では入出力の関係を真理値表に整理し、論理式を簡単にしたうえで、AND・OR・NOT・NAND・NOR・XORなどの論理素子に置き換える。

原理・仕組み

出力が入力だけで決まるため、同じ入力の組合せには必ず同じ出力が対応する。真理値表は、入力のすべての組合せに対する出力を並べた表であり、入力がn個あれば2のn乗行となる。論理式は、AND（積）の項をOR（和）で結ぶ積和形で表すのが基本である。NANDは論理積の否定であり、NOT・AND・ORを組み合わせて作れるため、NANDだけで任意の論理回路を構成できる汎用素子とされる。NANDは、AとBがともに1のときだけ出力が0になり、それ以外では1になる。 NAND素子の2つの入力を同じ信号に接続するとNOTとして働く。この性質を使うと、NANDだけで組んだ回路の論理式を変形できる。

XORは、一方の入力を制御信号として使うと、もう一方の信号をそのまま通すか反転して通すかを切り替えられる素子である。XORに0を入れると入力がそのまま出て、1を入れると入力が反転して出る。

判断の基準や数値

設計の判断は、真理値表の全行を満たすかどうかで行う。出力が1になる入力行を積の項として書き、それらを和で結ぶのが基本の手順である。入力のうち2つ以上が1のとき出力が1になる3入力多数決回路は、AB＋BC＋CAと表される。 同じ入力のときだけ1を出す回路は、XYとXの否定かつYの否定（¬X¬Y）との和、すなわちXY＋¬X¬Yとして表される。XとYがともに1、またはともに0のときに出力が1になるためである。

カルノー図では、隣接する1を2のべき乗個ずつまとめて項にする。カルノー図の左右の端どうしも隣接とみなすため、端をまたぐ1のまとまりも一つの項にできる。 一部の1を取りこぼす式や、本来0であるセルまで含んでしまう式は、図と一致しない不適切な式である。